這是4 bit ripple_carry_counter，現在要改寫成由0數到10(0000--->1010) 我現在在module ripple_carry_counter遇到問題，要怎麼判斷數到1010就歸回0000，我想到一個寫法就是當output [3:0] q = 1011時就讓reset設成1 ，但是搞不出來....請各位幫一下忙

module D_FF(q, d, clock, reset);
output q;
input d, clock, reset;
reg q;
//employ RTL description
always @(posedge reset or negedge clock)
if (reset )
q = 1'b0;
else
q = d;
endmodule    module T_FF(q, clock, reset);
output q;
input clock, reset;
wire d;
//employ gate level description
D_FF dff0(q, d, clock, reset);
not n1(d, q); //“not” is a Verilog-provided primitive
endmodule    module ripple_carry_counter(clock, reset, q);
input clock, reset;
output [3:0] q;
//reg [3:0] q;
////always begin
//if(q==1011)
// reset=1'b1;
//end 
T_FF tff0(q[0], clock, reset);
T_FF tff1(q[1], q[0], reset);
T_FF tff2(q[2], q[1], reset);
T_FF tff3(q[3], q[2], reset); 
endmodule

po程式碼請縮排.不知如何做請參考版規. 煩請修改配合,謝謝!

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走是為了到另一境界，停是為了欣賞人生；未走過千山萬水，怎知生命的虛實與輕重！？