各位大大好：
我剛開始使用Xilinx ISE來寫VHDL電路，目前想要先寫一個簡單的電路，將IGCK0(就是外部輸入的clk)經過我寫的電路，然後從一個I/O Pin輸出出來，我參考了一些書，書上是採用圖形編輯的方式，在clock輸入的地方會插入一個IBUFG，而若是一般I/O Pin的話，就會使用IBUF。
但是當我寫好一個vhdl程式，經過合成後，觀看其線路圖，卻發現輸入的buffer是使用IBUF，如果這樣的話，當我執行Implement design時，在Map階段就會出現以下錯誤訊息：
ERROR:Pack:1107 - Unable to combine the following symbols into a single IOB
component:
PAD symbol "clk" (Pad Signal = clk)
BUF symbol "XLXI_2" (Output Signal = XLXN_1)
Each of the following constraints specifies an illegal physical site for a
component of type IOB:
Symbol "clk" (LOC=R8)
Please correct the constraints accordingly.

根據Xilinx官網的說法，是因為我要使用IBUFG而不是IBUF，於是我想把IBUF換成IBUFG，但是卻不知道該怎麼做，試了很久還是沒辦法，不知有那位大大知道我該如何解決這個問題，謝謝。