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請教ㄧ個Quartus II錯誤訊息

 
sunweb
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#1 引用回覆 回覆 發表時間:2006-11-03 14:25:01 IP:211.23.xxx.xxx 未訂閱
小弟用開了一各專案,是用Verilog寫的,結果卻出現
Top-level design entity "" is undefined
的錯誤訊息,可是如果我是用電路繪圖法來建專案卻部會出現此錯誤訊息捏
不知這是怎麼回事,搞了好久都沒找出答案
所以想請教有經驗的大大幫忙解答
wadi
一般會員


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#2 引用回覆 回覆 發表時間:2006-11-06 00:20:36 IP:211.76.xxx.xxx 未訂閱
依小弟的拙見...不知道您的設計當中是否有很多的模組呢?您必須要在QII當中去設定它的TOP Module
系統時間:2024-05-13 18:02:57
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