請問： 我是拿人家寫的電路圖來更改,我在它專案底下自己用AHDL寫了一段 也把它包起,組成一個元件,再貼到電路圖來使用,但compilation一直老 是出現下面的錯誤訊息,一直很不解,想請問大家是否有無遇到過此經驗呢？ 該如何解決呢？？謝謝...感恩.... 錯誤訊息： Error: Node instance "inst4" instantiates undefined entity "DIV42" Error: Quartus II Analysis & Synthesis was unsuccessful. 1 error, 0 warnings Error: Quartus II Full Compilation was unsuccessful. 1 error, 0 warnings

引言: Error: Node instance "inst4" instantiates undefined entity "DIV42"

在您的 design 中應有個 inst4 的 node 因找不到 DIV42 的實體發生之 error;應是您 sub-level design 有漏了 DIV42 的檔案吧!或未將其加入 project 的檔案來源!

引言:

引言: Error: Node instance "inst4" instantiates undefined entity "DIV42"

在您的 design 中應有個 inst4 的 node 因找不到 DIV42 的實體發生之 error;應是您 sub-level design 有漏了 DIV42 的檔案吧!或未將其加入 project 的檔案來源!

您好!請問sub-level design是指什麼呢??還有該如何加入project的檔案來源呢?你可否跟再說的詳細一點點呢?謝謝.. 我是在此電路project下又再開一個新的div42的project,然後在div42的project上開一個空白的AHDL,寫完程式後,compiliation通過後,在File->Create/Update->Create Symbol Files for Current File,再到原先的prject下電路,叫出div42元件,連接完後,compiliatiom過程中,就出現此錯誤了,我覺得程序上很正常,問過很多人,大家也都很納悶,可以請大家幫我想想嗎...謝謝!感恩..

★Example for a hierarchy project: Top-level design file   |_____ Sub-level design file1   |_____ Sub-level design file2   |_____ Sub-level design file3   |                           |____ Sub-level design file4   |_____ Sub-level design file x              ★如何在 hierarchy project 加入 source file. step1,Select project item on memu bar step2,選取與此project 相關之source file 均加入! 當project 為 hierarchy 結構時須告知所有的檔案來源位置!

引言: ★Example for a hierarchy project: Top-level design file |_____ Sub-level design file1 |_____ Sub-level design file2 |_____ Sub-level design file3 | |____ Sub-level design file4 |_____ Sub-level design file x ★如何在 hierarchy project 加入 source file. step1,Select project item on memu bar step2,選取與此project 相關之source file 均加入! 當project 為 hierarchy 結構時須告知所有的檔案來源位置!

可以了!!謝謝你.. 感恩...