請問各位~減少logic cell的一些技巧

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婷婷
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發表時間：2005-04-19 12:08:36

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請問一下~ 最近寫PWM產生器,遇到logic cell過大的問題,但是在暫存器都不能減少的情況下,不知道有沒有什麼減少logic cell的技巧可以參考的~譬如可以將if換成別的寫法嗎?或者是計數或除頻有沒有比較小的寫法? 謝謝^^

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發表時間：2005-04-19 13:06:14

IP:211.22.xxx.xxx 未訂閱

請問您是用CPLD嗎?device改用fpga即可減少logic cell用量. 還有更改一些Design rules 與setting (像降低速度,增加密度..等)

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走是為了到另一境界，停是為了欣賞人生；未走過千山萬水，怎知生命的虛實與輕重！？

系統時間：2024-05-04 7:20:33

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