max plus2 vhdl delay問題 |
|
答題得分者是：㊣
|
|
addn
高階會員   發表：64 回覆：221 積分：202 註冊：2005-03-21 發送簡訊給我 |
|
|
㊣
版主  發表：261 回覆：2302 積分：1667 註冊：2005-01-04 發送簡訊給我 |
process(clk) x1<=x2;x2<=x3; end process; 假設x3是輸入訊號,x1便是將訊號x3 delay 2個clock. 因此你要delay 30~50ns要看你的clock. 假設你的clk為20MHz,則只要 process(clk) x2<=x3; end process; x2便是將x3 delay 50ns------------------------------------ 生命的目的，在幻化出多采多姿的組合。 生活的意義，在捕捉住稍縱即逝的感動。 ------------------------------------
------
------------------------------------------------------------------------- 走是為了到另一境界，停是為了欣賞人生；未走過千山萬水，怎知生命的虛實與輕重！？ |
|
addn
高階會員 發表：64 回覆：221 積分：202 註冊：2005-03-21 發送簡訊給我 |
|
|
㊣
版主 發表：261 回覆：2302 積分：1667 註冊：2005-01-04 發送簡訊給我 |
引言: 可是我的電路,沒有用clk做同步一樣可以,直接寫(假設x1為要延遲的訊號) x3<=x2;x2<=x1; 但是這樣的話,你要延遲幾次才能達到你要的時間,就要實驗才知道了.
------
------------------------------------------------------------------------- 走是為了到另一境界，停是為了欣賞人生；未走過千山萬水，怎知生命的虛實與輕重！？ |
發表時間：2005-03-21 20:37:37
IP:218.171.xxx.xxx 未訂閱
系統時間：2024-05-02 5:52:14
聯絡我們 | Delphi K.Top討論版
| 本站聲明 |
|
1. 本論壇為無營利行為之開放平台，所有文章都是由網友自行張貼，如牽涉到法律糾紛一切與本站無關。 2. 假如網友發表之內容涉及侵權，而損及您的利益，請立即通知版主刪除。 3. 請勿批評中華民國元首及政府或批評各政黨，是藍是綠本站無權干涉，但這裡不是政治性論壇！ |