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ISE 除頻器verilog問題

尚未結案
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發送簡訊給我
#1 引用回覆 回覆 發表時間:2012-08-07 16:37:47 IP:140.130.xxx.xxx 訂閱
 我用ISE10版跑除2除頻器跑不過!!
他顯示ERROR:Xst:880 - "div2.v" line 40: Cannot mix blocking and non blocking assignments on signal .

要如何修改呢??

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module div2(
input clk,
input rst_n,
output reg o_clk
);
reg cnt;
always@(posedge clk or negedge rst_n) begin
if (!rst_n)
cnt <= 0;
else if (cnt == 1) // 0 ~ 1
cnt <= 0;
else
cnt <= cnt 1;
end
always@(posedge clk or negedge rst_n) begin
if (!rst_n)
o_clk <= 0;
else if (cnt < 1) // 0
o_clk = 0;
else // 1
o_clk = 1;
end
endmodule
---------------------------------------------------------------------------------------------------------------------------
walltsou
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發送簡訊給我
#2 引用回覆 回覆 發表時間:2012-10-02 13:08:07 IP:219.87.xxx.xxx 訂閱
o_clk要宣告為output及reg才能用。
------
目前以STM32為主力
部落格
http://wallace7914032.blogspot.tw/
系統時間:2017-12-14 22:45:33
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