ISE 除頻器verilog問題 |
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尚未結案
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loveqqccll
一般會員   發表：1 回覆：0 積分：0 註冊：2012-08-07 發送簡訊給我 |
我用ISE10版跑除2除頻器跑不過!!
他顯示ERROR:Xst:880 - "div2.v" line 40: Cannot mix blocking and non blocking assignments on signal 要如何修改呢?? -------------------------------------------------------------------------------------------------------------------------------------------------------------------------------- module div2( input clk, input rst_n, output reg o_clk ); reg cnt; always@(posedge clk or negedge rst_n) begin if (!rst_n) cnt <= 0; else if (cnt == 1) // 0 ~ 1 cnt <= 0; else cnt <= cnt 1; end always@(posedge clk or negedge rst_n) begin if (!rst_n) o_clk <= 0; else if (cnt < 1) // 0 o_clk = 0; else // 1 o_clk = 1; end endmodule
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walltsou
一般會員 發表：3 回覆：45 積分：24 註冊：2012-09-29 發送簡訊給我 |
發表時間：2012-08-07 16:37:47
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系統時間：2024-04-26 12:52:39
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