FPGA verilog 語法問題 |
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尚未結案
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yrlee
一般會員   發表：3 回覆：0 積分：0 註冊：2010-03-10 發送簡訊給我 |
[6:0] com_index <= {`CMD0, CRC7O, 1'b1}; //?? i = i 1; end end endcase end task com_send; input [47:0] cnd_index ; output [3:0] dat_out; reg [47:0] cnd_index_temp; // must need? //in_out_flag = 1'b1; begin cnd_index_temp <= cnd_index; dat_out[3:0] <= cnd_index_temp [47:44]; cnd_index_temp = cnd_index_temp << 4; end endtask endmodule========================================= 中間case 那一段"com_index <= {`CMD0, CRC7O, 1'b1}; " 若放在always 大迴圈內,只要一個clk觸發就會一直把值給com_index 這reg, 但我只要給一次,是不是要放在always外面? 放在外面我試了 assign com_index = {`CMD0, CRC7O, 1'b1}; and assign com_index <= {`CMD0, CRC7O, 1'b1}; 這兩個語法都出現錯誤 不知道要怎麼改才能符合我的目的? 拜託各位高手前輩能幫忙了 
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新手上路，請多指教 |
發表時間：2010-04-12 21:56:15
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系統時間：2024-05-11 11:36:41
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