VHDL 語法問題 |
尚未結案
|
nono2000
一般會員 發表:1 回覆:3 積分:5 註冊:2012-11-17 發送簡訊給我 |
語法問題?並沒有使 variable(Data_Out) 這樣可以嗎?(因為編輯通過)
Data_Out <= Cnt0(15 downto 8) when H0 = '1' else "ZZZZZZZZ"; Data_Out <= Cnt0(7 downto 0) when L0 = '1' else "ZZZZZZZZ"; 另外可以改這樣嗎? Data_Out <= Cnt0(15 downto 8) when H0 = '1' else Cnt0(7 downto 0) when L0 = '1' else "ZZZZZZZZ";
------
無聊 |
本站聲明 |
1. 本論壇為無營利行為之開放平台,所有文章都是由網友自行張貼,如牽涉到法律糾紛一切與本站無關。 2. 假如網友發表之內容涉及侵權,而損及您的利益,請立即通知版主刪除。 3. 請勿批評中華民國元首及政府或批評各政黨,是藍是綠本站無權干涉,但這裡不是政治性論壇! |