如何使用VHDL寫多個除頻器

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ansspend
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#1 引用回覆回覆

發表時間：2008-09-30 07:55:18

IP:60.244.xxx.xxx 訂閱

我想寫一個除頻選擇器，除頻是在CPLD內部除頻，由外部選擇除頻大小，而CPLD是以三條線選擇除頻的大小，分別為
000 除頻數為 1
001 除頻數為 2
010 除頻數為 4
100 除頻數為 8
101 除頻數為 16
110 除頻數為 32
011 除頻數為 64
111 除頻數為 128

最後再由output 輸出，請問這個要如何寫。
ps: clk是由CPLD內部產生的

addn
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#2 引用回覆回覆

發表時間：2008-09-30 10:01:08

IP:218.171.xxx.xxx 訂閱

您好

用一個7bit 計數器
在配合一個8對1多工器
就可以了
給你方向參考,細節自己多思考

系統時間：2024-04-25 18:45:28

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