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93c46的時序圖

缺席
寶妮
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#1 引用回覆 回覆 發表時間:2005-12-07 23:47:22 IP:218.168.xxx.xxx 未訂閱
這是93c46的同步資料時序圖,可是看不太懂 有沒有哪位大大可以大概解釋一下要怎麼看這個時序圖呢?
ssejack
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#2 引用回覆 回覆 發表時間:2005-12-08 09:38:41 IP:59.105.xxx.xxx 未訂閱
Hi 寶妮, 您這一個IC係為一三線bus的串列EEPROM, Atmel 的data-sheet  http://www.atmel.com/dyn/resources/prod_documents/doc5140.pdf 原廠的Data-sheet和您貼的圖名稱不大一樣!但有些符號定義須配合說明故轉用Atmel data-sheet 內的圖來解釋, 因為是同步的工作時序故須注意其它信號和clock間的關係(setup/hold time);必定要滿足minimum setup time和minimum hold time 的須要才能正常的運作. 1.Tskh,Tskl,SK 的 high/low 最低時間,不的小於這兩個須要,也就是工作頻率不得高於此限制. 2.Tcss,CS to SK(clock) setup time.各工作電壓的最少需求於表中有列出. 3 Tdis,Tdih. DI 有效資料與SK rise-edge 的 setup/hold 須求,當兩者其一不夠時有可能寫入非如預期的資料! 4.Tpd0,Tpd1 讀取時輸出之延遲時間不會超過規格的最大值. 這樣有幫助嘛?
寶妮
一般會員


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#3 引用回覆 回覆 發表時間:2005-12-09 00:26:08 IP:61.230.xxx.xxx 未訂閱
我還是看不懂那個時序圖耶 應該是說我不知道要怎麼解釋那個時序圖是怎麼動作的
ssejack
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#4 引用回覆 回覆 發表時間:2005-12-09 12:58:26 IP:59.105.xxx.xxx 未訂閱
Hi,   您所謂 " 怎麼解釋那個時序圖是怎麼動作的"指的是....?? 一般做法是先了解各接腳的功能(輸出/入,控制的動作定義( >是這個問題嗎??
系統時間:2024-03-29 21:53:29
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