以下是我的程式碼
module clock(reset,clk,
sec,min
,hour
);
input reset;
input clk;

output [0:5]sec;

output [0:5]min;

output [0:5]hour;

reg [0:5]sec;
reg [0:5]min;
reg [0:5]hour;


//second
always @(posedge clk or negedge reset)
begin
if(~reset)
sec<=0;
else
if (sec == 6'h3b)
sec<=6'h00;
else
sec<=sec 1;

end

//min

always @(posedge clk or negedge reset)
begin
if(~reset)
min<=0;
else
if (sec == 6'h3b)
if (min==6'h3b)
min<=6'h00;
else
min<=min 1;

end

always @(posedge clk or negedge reset)
begin
if(~reset)
hour<=0;
else
if (min == 6'h3b)
if (hour==6'h18)
hour<=6'h00;
else
hour<=hour 1;

end

endmodule

不知道錯在哪裡，跑到一半會開始數錯
附上波形圖
請各位前輩指教


不好意思 ，是我在波形圖的地方好像設錯了
更改一些地方後已經好了

附加檔案：4c8720cc00975_未命名.jpg

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