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Verilog 輸出部份出了問題@@

尚未結案
yrlee
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發送簡訊給我
#1 引用回覆 回覆 發表時間:2010-04-19 19:20:31 IP:219.90.xxx.xxx 訂閱
Dear all
先附上一段code...
---------------------------

......
inout CMD;
reg cmd_inout_fg;
reg cmd_out;
reg [47:0] cmd_index;

assign CMD = (cmd_inout_fg)? 1'bz : cmd_out;
always @(posedge clk)
begin
cmd_index = {40'b0101001001000110011001100000100001000010,7'b1101010,1'b1};
if(i<48)
begin
cmd_out = cmd_index[47-i];
i = i 1;
end
end
endmodule

----------------------
我目的是要依序送出這48bits的data.(一輪48bits)
但這樣將CMD這隻輸出pin接上示波器卻都沒東西 @@

但若我多加一行讓他輸出(無限輪)
----------------------
if(i<48)
begin
cmd_out = cmd_index[47-i];
i = i 1;
end
if(i>47) i=0;
--------------------
這樣CMD這隻輸出pin接上示波器輸出就有東西(一直有波形)

請問這是怎麼一回事
搞了我好幾天@@"
------
新手上路,請多指教
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yrlee 重新編輯於 2010-04-19 19:21:24, 註解 無‧
yrlee 重新編輯於 2010-04-19 19:22:14, 註解 無‧
系統時間:2024-04-20 22:41:02
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