目前想做一個類似具備Verilog模擬功能的小程式.. 大概情況如下: 我想開啟一個已經編寫好的文件檔， 內容-->> ...................................................... module test(a,b,c,d,e); // I/O的接腳 input a,b,c,d; //輸入腳的宣告 output e; //輸出腳的宣告 wire K1,K2; //內部節點的宣告 and u1(k1,a,b); //輸入與輸出的關係式 and u2(k2,c,d); or u3(e,K1,K2); endmodule //一個模組的結束 ........................................................ 上面就是要開啟的文件檔，但我如何能從中獲得其描述，而不是單純的開檔! 這是我目前的主要問題!!!!!!!!!!!!!!!!!!!!!!!!!!! 而我目前的想法是利用關鍵字的搜尋對照，再使用鏈結的方法將輸入與輸出的關係樹建構好，之後將輸入一個一個帶入，利用樹求的輸出...並且也能從輸入倒推回輸入....(但是不知如何做起) 理想輸出結果是如下: a b c d e | ps. 0 0 0 0 0 | and or 0 0 0 1 0 | 00 0 1 0 0 1 0 0 | 01 0 1 0 0 1 1 1 | 10 0 1 0 1 0 0 0 | 11 1 0 . . . . . __________________________ . . . . . 以上就是小弟我的問題，抱歉寫得很囉唆!! 但是目前一直被困腦著....所以哪位大大能賜教的話... 小弟我一定感激不盡..........在此先謝謝摟....^_^

這好像跟自己發明程式語言的技術沒什麼兩樣了 例如我定義一個叫做"Delphi "的語言 裡面語法我自己規定 當別人照 Delphi 語法寫程式的時候 Delphi 能看得懂並能編譯該程式 ....

版主大大~你說的沒錯~但是我沒這麼偉大啦~~ 我只是想寫一個"小小"的程式，並沒有要開發新的語言啦..^_^ 而你說的方向蠻符合我的需求的~~但好像很難找的到這方面的資料~~ 而且很多大型編譯程式都可以做得出來了~~想必一定有這方面的資訊~~ 如果哪位大大有這方面的資訊的~~可以麻煩指導一下方向嗎! 謝謝唷~~^_^ PS.感謝版主的回應...3Q唷...

f4liuliu您好： 這或許與compiler方面的技術有關，市面上有賣本compiler的中譯本（上、下集）。英文版也很多本。 您可參考：http://home.kimo.com.tw/jsliu60/COMPILERS/ 這網站上有介紹。 如果還是覺得compiler方面太複雜了，且您所要的功能也不是很難的話， 建議您參考系統程式方面的教科書，比較容易入門。 我之前就有用過系統程式內一些章節的概念寫過8051 2pass的組譯器呢～ 您參考一下。 發表人 - frederick 於 2003/10/07 23:35:01